Mentor 推出 Calibre nmLVS-Recon 技术，显著简化 IC 电路验证过程

•Calibre nmLVS-Recon 技术可对早期 IC 设计进行快速、系统性和自动化的分析

为了帮助集成电路 (IC) 设计人员更快地实现设计收敛，Mentor, a Siemens business 近日将Calibre® Recon 技术扩展至 Calibre nmLVS 电路验证平台。Calibre Recon 技术于2019年推出，作为 Mentor Calibre nmDRC 套件的扩展，旨在帮助客户在早期验证设计迭代期间快速、自动和准确地分析 IC 设计中的错误，从而极大地缩短设计周期和产品上市时间。

Calibre nmLVS-Recon 解决方案能够帮助芯片级系统 (SoC) 工程师、电路设计人员和 IC 电路验证团队在开发阶段的早期，识别并解决选定的系统错误，缩短电路验证的总周转时间。这些系统错误不仅会消耗宝贵的计算资源，而且可能产生数百万个错误结果，其中许多错误是因为设计数据不完整而产生。Calibre nmLVS-Recon 解决方案的早期采用者在分析早期设计时能够实现 10 倍以上的运行时间改善，内存需求减少3 倍。

“Calibre nmLVS-Recon建立了电路验证使用模型的全新范式，”三星电子设计支援副总裁 Jongwook Kye 表示，“通过将Calibre nmLVS-Recon 技术与三星经过认证的 Sign-off Calibre nmLVS 设计套件相结合，我们的共同客户将可以在早期设计中实现更快的迭代，从而缩短 LVS 验证周期，在三星实现快速tape out。”

Calibre nmLVS-Recon 技术基于灵活的配置框架，支持多种使用模型，使设计团队能够选择和分析特定类别的电路验证问题。该工具采用自动化的智能执行启发法（intelligent execution heuristics），旨在帮助用户在完整的 Calibre nmLVS Signoff 流程与 Calibre Recon 选择的电路验证检查之间无缝导航。借助数据分区、设计细分、数据复用、任务分布和错误管理的高级选项，可按原样将 Calibre nmLVS-Recon 流程与任何晶圆代工厂/集成设备制造商 (IDM) 的 Calibre sign-off 设计套件结合使用，而且可以应用于任何工艺技术节点。

早期的设计版本通常包含许多明显的系统违规问题。例如，“网络短路” (shorted nets) 这样的违规会造成数百万个错误，而且会耗费大量计算资源。现在，电路验证工程师可以使用 Calibre nmLVS-Recon 短路隔离配置，以交互和迭代的方式快速有效地查找并修复这一类型的违规问题。此选项是内置的，可以实现最佳灵活性和设计分析意图的变化，同时保持易用性和无缝的使用模型转换。

“通过向 Calibre 平台添加 Calibre nmLVS-Recon 技术，Mentor能够继续协助客户直面日趋复杂的 IC 设计挑战。”Mentor的Calibre 设计解决方案产品管理副总裁 Michael Buehler-Garcia 表示，“Calibre nmDRC-Recon 方法提供的早期设计探索已经帮助多个设计团队节省了大量的版图验证时间。现在，Mentor 通过 Calibre nmLVS-Recon 技术带来了同样的优势，在缩短电路验证的总周转时间的同时，还帮助设计团队解决了当今芯片设计的复杂性问题。”

Calibre nmLVS-Recon已随 2020 年 7 月发布的 Calibre 系列同期上市，并计划在以后的版本中提供更多功能。

 

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